新架构 CoWoS-L99bt工厂怎么下载，以处理大型interposer颓势导致的良率亏损问题。
片上基板（CoWoS：Chip-on-wafer-on-substrate）是一种先进的封装本领，用于制造高性能筹画（HPC）和东谈主工智能（AI）元件。看成一种高端系统级封装（SiP）处理决议，与传统的多芯片模组（MCM）比拟，它能在紧凑的平面图内以比肩格局兑现多芯片整合。要在封装中容纳更多的有源电路和晶体管，以教育SIP系统的性能，扩大interposer 面积是关节成分之一。通过四掩模拼接本领，基于Si interposer 的CoWoS-S 已缔造出2500 平时毫米的interposer 面积。然则，前所未有的interposer 面积给产量和制造带来了要紧挑战。怎么克服interposer尺寸的截止变得相等蹙迫。
在前半部分中，本文先容了CoWoS 系列中的一种新架构CoWoS-L，以处理大型interposer颓势导致的良率亏损问题。CoWoS-L 的interposer 层包括多个土产货硅互连(LSI) 芯片和全域再分散层(RDL)，形成一个重组interposer 层(RI)，以取代CoWoS-S 中的单片硅interposer 层。
LSI chiplet 接受了硅interposer 的悉数诱东谈主特色，保留了亚微米级铜互连、硅通孔(TSV) 和镶嵌式深沟电容器(eDTC)，以确保简陋的系统性能，同期幸免了与一个大型硅interposer 联系的问题，如良率亏损。此外，在RI 中还引入了穿绝缘体通孔(TIV) 看成垂直互连，以提供比TSV 更低的插入损耗旅途。CoWoS-L 遴荐3 倍reticle size（约2500 平时毫米）的插接器，搭载多个SoC/芯片模组和8 个HBM，已生效进行了演示。文书了电气特色和元件级可靠性。雄厚的可靠性散伙和出色的电气性能标明，CoWoS-L 架构将延续CoWoS-S 的蔓延势头，以称心将来面向高性能筹画和东谈主工智能深度学习的2.5D SiP 系统的需求。
简介
比年来，东谈主工智能（AI）往常所未有的速率欣喜发展。与深度学习和巨量贵寓分析联系的应用越来越多，股东了高性能筹画系统频宽的加多。在高密度异构整合中，追求高频宽和低讯号延长的互连变得越来越关节。在比年来发展起来的先进封装和3DIC 本领中，2.5D CoWoS 平台因其专有的大整合面积、高频宽存储器（HBM）相容性以及丰富的无源器件和互连器件取舍而被HPC 和东谈主工智能系统平凡遴荐。
在典型的CoWoS 工艺中，已知简陋逻辑（KGD） SoC 的顶层芯片和HBM 通过间距约为30 至60 um 的微凸块比肩整合在Si 夹层晶圆上。在遴荐上述片上晶圆（CoW）工艺之前，在晶圆厂环境顶用多层互连、TSV 和eDTC 对Si 中介层进行预成型。然后，凭证interposer 尺寸将CoW 晶圆切割成单个CoW 模组，并拼装到封装基板上，形成SiP。在top die和基板之间引入硅interposer 层可兑现更细的互连间距和更短的水平旅途，从而确保更好的讯号完整性（SI）和电源完整性（PI）。
在前几代CoWoS 家具中，缔造出了双掩模和四掩模光刻拼接本领，可将硅互联器的面积扩大到极度于三个完整reticle size（3 倍或约2500 平时毫米）。请肃肃，本文将一个reticle size界说为~830 mm2，性爱姿势即25.52 mm x 32.52 mm，这是光刻扫描器的最大可探询区域。CoWoS-S 是一种基于interposer的CoWoS 本领，已取得3 个SoC/chiplet 芯片和8 个HBM 的最高认证。天然不停增大interposer尺寸照旧下一代CoWoS 蔓延到4 倍（约3300 平时毫米）的一种取舍，但坐蓐率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了4 掩膜拼接的范围，这给插层制造带来了广泛的蒙胧量亏损。王法不同掩膜场范围的拼接误差亦然一项挑战。
此外，如斯大尺寸的单片硅interposer 层也会带来良率问题，尤其是每个晶圆的总芯片数正急剧下落至3倍以上。因此，将CoWoS-S 蔓延到四倍reticle size（约3320 平时毫米）或更大，在坐蓐和可靠性方面极具挑战性。
在本文中，CoWoS-L 架构被施展是处理CoWoS 封装蔓延所带来的坐蓐率问题的可行平台。多个基于硅的LSI 芯片被重组在一个基于模塑化合物的插接器中，以取代单一的硅插接器。这种编削的RI 结构为CoWoS-L 带来了好多上风，如无掩模缝合d 和良率。凭证图1 所示的本贯通线图，CoWoS-L 的推出将不竭保握CoWoS 蔓延演进的势头，并为充满活力的高性能筹画行业带来更多应用。
COWOS-L
CoWoS-L 封装由3 部分构成，即top die、重组插层（reconstituted interposer ）和基板。图2 展示了CoWoS-L 封装的决议。Top die通过细间距微凸块比肩粘合在中介层上。中介层在承载悉数top die以形成片上晶圆（CoW：chip-on-wafer）方面发扬着蹙迫作用，而LSI 芯片则是芯片与芯片之间来回最多的部分。中介层的落魄两面皆包含一个RDL层，分离用于微凸块和C4凸块布线。由模塑化合物（molding compound）包围的TIV 提供了从基板到顶层芯片的奏凯垂直旅途，插入损耗低。终末，将CoW 芯片粘合到基板上，完成CoWoS。
图3 露馅了CoWoS-L test vehicle 的封装。封装和interposer的尺寸分离为70mm x 76mm 和43mm x 58mm。在CoWoS-L 测试中，盘算了3 个SoC/chiplet 芯片和8 个HBM 进行结构考证。RI中镶嵌了10多个LSI芯片。
CoWoS-L 是一种"chip last"拼装，即在top doe堆叠之前进行interposer 制造。图4(a) 展示了RI 的工艺经过。领先，在载体晶圆上制造TIV。在LSI 芯片和TIV 之间的迂回中填充模塑化合物，然后遴荐CMP 工艺进行名义平面化。
一个RDL 层是在interposer 正面制作的，用于将微凸块链接到TIV 和LSI 芯片。图4(b)-(d) 露馅了CoW 的工艺经过。带有微凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图4(d)所示，在interposer后面还制作了另一个RDL 层，然后形成C4。图4(e)-(f)描绘了基片上（oS）工艺经过。与传统的凝胶型热介面材料（TIM：thermal interface material）比拟，盖型封装在盖和CoW 芯片之间插入了新式薄膜型热介面材料（TIM），具有更好的散热后果。
图5 展示了LSI-1 和LSI-2 的工艺经过。在制造LSI-1 时，领先在300 毫米硅芯片上制造TSV 和一层单大马士革铜金属(M1)。然后，用未掺杂硅酸盐玻璃（USG）看成介电层的双大马士革铜形成互辘集构。在LSI-1 金属决议中，双大马士革铜工艺提供的最小金属宽度/空间为0.8/0.8微米，厚度为2微米。
LSI-2 具有疏通的TSV 结构和M1 金属决议。制造出M1 层后，通过半新增工艺(SAP)，以聚酰亚胺(PI) 为介质层的铜RDL 形成互辘集构。SAP 铜RDL 的最小宽度/空间为2/2um，厚度为2.3um。
探花眼镜妹终末，在LSI 的顶部金属上制作铜Via，看成与RI 的正面RDL 的链接。
第一代深沟电容器（eDTC：deep trench capacitor）初次引入CoWoS 平台，以教育电气性能。在早期缔造中，遴荐第一代eDTC 的CoWoS 可将系统功率传输网路（PDN）阻抗裁减93%，第一电压骤降比不遴荐eDTC 时裁减72%。此外，在3.2 GHz 频率下，HBM 中VDDQ 的同期开关噪声（SSN）比莫得eDTC 时裁减了38%。由于SSN 裁减了，讯号完整性也得到了改善。带有eDTC 的CoWoS 平台成心于电源完整性和讯号完整性。新一代eDTC 的电容密度可达1100 nF/mm2。
CoWoS-L 可提供比CoWoS-S 更高的电容。CoWoS-L 遴荐多个LSI 芯片，通过链接悉数LSI 芯片的电容，不错权臣教育RI 上eDTC 的总电容。图6 露馅了CoWoS-S 和CoWoS-L 最大eDTC 电容的比较。
电气性能和可靠性测试
图7 露馅了新一代eDTC 的电容密度。电压应力后的电容密度约为1100 nF/mm2，是第一代eDTC 的3 倍，是MiM 电容器的50 多倍。整合在LSI 芯片中的eDTC 的出色电气特色为CoWoS-L 带来了出色的SI 和PI 性能。
CoWoS-L 提供两种LSI 芯片：LSI-1 和LSI-2，主要区别在于互连金属决议。为了征询两种金属决议的基本电气特色。图8 露馅了两种金属决议最小宽度时的电阻。
图8LSI 芯片在HBM 和SoC 之间进行芯片间通信。LSI 互连的讯号完整性关于谢却高速传输过程中的贵寓失真至关蹙迫。图10 露馅了LSI-1 和LSI-2 金属决议的插入损耗。评估金属决议特色时使用了单端GSG 图案。如图9 所示，在高频率下，LSI-1 金属决议的S21 低于LSI-2 金属决议。
为了考证CoWoS-L 的可靠性，这里盘算了四种不同的菊花链类型：微凸块、TSV、TIV 和C4 菊花链，以征询结构的完整性，如图10 所示。μ 凸块菊花链最多可链接100 个μ 凸块。TSV 菊花链链接了数百个TSV，用于分析LSI 互连。链接50 多个TIV 的TIV 菊链盘算用于考证从C4 到插片正面RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估C4 链接质地，该处在可靠性过程中露馅出较高的应力。
CoWoS-L 封装的电气测量散伙如图11 所示。每个封装的偏差皆很小，这标明其具有出色的电气性能和好意思满的整合决议。
CoWoS-L 的元件级可靠性测试顺从JEDEC 法度。领先进行了湿度明锐级(MSL4) 测试，然后在-40 ºC 至125 ºC 温度条目下进行了1500 次热轮回测试(TCG)，在110 ºC 温度条目下进行了264 小时85% 相对湿度的无偏高度加快应力测试(u-HAST)，在150 ºC 温度条目下进行了1500 小时高温储存测试(HTS)。
如图12 所示，可靠性测试后电阻莫得彰着变化。尽管中介层尺寸较大（约2500 平时毫米），CoWoS-L 结构仍通过了JEDEC 的悉数签订样貌。由LSI 芯片和模塑构成的编削插层结构削弱了看成应力缓冲器的基板和硅顶层芯片之间的CTE 不匹配所产生的应力。
本文生效缔造并演示了重组插层面积达2500 mm2的CoWoS-L。CoWoS-L 看成CoWoS 系列中的一员，为称心高端家具的握续蔓延要求提供了一种新颖的结构。整合LSI-1 和LSI-2 的专有结构为在一个封装中兑现不凡的SoC 到SoC 以及SoC 到HBM 互联提供了盘算机动性。
TIV 还为超高速贵寓传输带来了讯号和电源完整性方面的上风99bt工厂怎么下载，而无需惦记通过TSV 变成的插入损耗。洽商到eDTC 的"小芯片"上风，在疏通颓势密度的晶圆制造工艺条目下，eDTC 的垄断变得愈加高效。可靠性测试散伙标明，CoWoS-L 具有稳当性和可制造性。总之，CoWoS-L具有强劲的异构整合智力，可称心HPC 和AI 限制日益增长的需求。